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前言：
Altera公司的产品基本上都属于CPLD结构。由于它的内部连线均采用连续式互联结构，即利用同样长度的金属线实现逻辑单元之间的连接，所以它具有延时可预测的优点。由于采用了全新的结构，先进的技术再加上MAX+PLUSII可编程逻辑的开发环境，使得Altera公司的PLD器件不仅具有PLD器件的一般优点，而且还有如下一些优势：高性能、高集成度、价格合理、开发周期较短、可以很方便的进行在线编程。
MAX系列是Altera目前为流行，使用广泛的两个系列之一，因此本文章以MAX7000系列芯片为例介绍了可编程芯片在DSP系统设计中的应用。
MAX7000系列器件的特点
MAX7000系列是高密度，高性能的CMOS CPLD，是在Altera公司的第二代MAX结构基础上构成的，采用先进的0.8umCOMS EEPROM技术制造。MAX7000系列提供600到5000可用门（器件上提供1200-10000门），引脚到引脚的延时为6ns，计数器频率可达151.5MHz。MAX7000系列的-7和-10P速度等级同PCI总线标准一致。MAX7000系列的高密度器件称为MAX7000E系列。它们有几个加强的特性：附加全局时钟，附加输入使能控制，增加连线资源、快速输入寄存器和可编程的输出电压摆动率。
MAX7000是用CMOS EEPROM单元实现逻辑函数的。可编程的MAX7000结构容纳各种各样的，有独立的组合逻辑和时序逻辑函数。在设计开发和调整阶段，MAX7000器件可以快速而有效地重新编程，并保证可编程的擦除100次。
DSP系统结构
在进行DSP系统设计时采用CPLD来实现DSP和其他外围芯片的接口电路的优点主要是硬件设计简单，因为CPLD的管脚具有重定义的功能，这使得PCB板的设计要简化很多;同时因为MAX7000系列CPLD的功能比较强大，可以很容易实现地址译码、等待时序的插入以及这种简单的总线转换，一般用一块CPLD就可以实现系统所有的接口电路。它的功能框图如下：
下面从等待时序的产生、地址译码和LCD接口电路的实现几个方面来举例说明。
用CPLD产生等待时序
TMS320C2X支持与慢速外设接口的硬件等待状态插入。当与慢速外设接口时，系统必须提供能产生等待状态的硬件电路。外设存取的速度越慢，所需插入的等待状态数量就越多。那么，如何根据外设存取速度来确定所需的等待数可以由下式确定：
设t为外设访问时间
TMS32020 [200（N-1）+85]ns
TMS320C25-40 [100（N-1）+40]ns
TMS320C25-50 [80（N-1）+29]ns
假设设计的系统在访问程序空间时需要加入两个等待，I/O空间和数据空间则是全速。用VHDL语言描述如下：
—— generate wait state for low speed interface
g_wait_prog:
PROCESS （clockout, reset）
BEGIN
IF （（res_cpu = ‘0‘） or （ps = ‘1‘））THEN
progwaitclock