MIPI 接口的sensor问题
MIPI接口的DSI的驱动问题
39.1 CSI结构
39-5图，显示了CMOS摄像头接口的框图，它包含了2个控制寄存器(Control Register 1和3)来建立接口的时序以及中断产生，另外一个控制器
(Control Register 2)用来产生统计数据，还有一个状态寄存器，接口逻辑，数据包逻辑，CCIR时序编码，中断控制，主时钟产生源，统计数据产生，
32*32图像数据接受FIFO(RxFIFO),还有16*32统计数据FIFO(StatFIFO).
39.2 CSI接口信号描述
CSI模块和外部的CMOS图像传感器的接口如下：
.CSI_VSYNC input Vertical Sync(Start of frame) 摄像头传输进CSI接口，是场同步接口，提供起始帧
.CSI_HSYNC input Horizontal Sync(Blank Signal) 摄像头传输进CSI接口，是行同步接口，提供行同步信号，判断消隐信号
.CSI_D[7:0] input 8-bit摄像头数据总线（传输YUV,YCC,RGB，或者Bayer等数据）
.CSI_MCLK output Sensor Master Clock 该接口是CSI输出接口，提供给外部摄像头的主时钟
.CSI_PIXCLK input pixel Clock 该接口是摄像头输出的像素时钟，一般都等于MCLK主时钟
在CSI的RxFIFO和eMMA的预处理块PrP之间有一条用来快速传输数据的数据线. 该数据线可以enabled或者disabled。
当该bus enabled时，CSI的RxFIFO会从AHB总线上取消，并且连接到PrP上。任何CPU或者DMA通道到RxFIFO寄存器的请求读取都将被忽略(因为连接到PrP上了)
所有的CSI中断都被MASK防止软件访问FIFO以及相关的状态寄存器。
RxFIFO设定Full level等级为4/8/16 Words,如果是24words那么内部逻辑认为是8Words.
用户使用RxFIFO的full level来参考数据格式和线性宽度，来确保传输的帧是一个完整的帧， 图像的大小(in Words)必须是RxFIFO设定的full level
的整数倍。
关系如下：
数据格式 每个像素包含的byte数目 每个Words包含的像素数目 RxFIFO Full level等级 所需要的线宽(line Width)
YUV422 2 2 4/8/16Words 8/16/32的倍数
YCC422 2 2 同上 8/16/32的倍数
RGB565 2 2 同上 8/16/32的倍数
RGB888 4 1 同上 4/8/16的倍数
Bayer 1 4 16/32/64的倍数