PCIE 初始化完成后会进入L0状态。异常状态见PCIE link 异常log。
物理层link 不稳定，怀疑以下原因：
- 高速串行信号质量问题
- Serdes电源问题
- 时钟问题
Serdes电源经过测量后，基本排除。
高速信号完整性问题经过示波器测量后，也基本排除。
时钟问题，开始只是简单测试了下时钟的频率和幅值。没有实质性去分析时钟的jitter等时钟质量问题。后分析原理图发现，pcie的Host和EP端使用了不同的pcie时钟IC，也就是说使用了非同源时钟。在没有详细查看pcie specification关于pcie时钟的情况下，将host和EP端的时钟改为同源时钟（当然是选择飞线喽），pcie物理层link问题解决。
项目没有那么紧张的时候，反思此事，仔细查看pcie specification中关于时钟的要求，并没有要求Host和EP端必须使用同源时钟。只是对同源、非同源时钟的精度做了要求。
同源情况下要求100M. +-600ppm
非同源时钟要求100M. +-300ppm
哦，原来是这样，接着去看原理图中选用的PCIE时钟IC，发现EP端的pcie时钟IC为25M输入然后倍频出来100M时钟的，且使用了一个带有SSC功能的IC，原理配配置上打开了该功能。根据pcie规范中介绍的，该功能
为pcie一项技术，该功能为了减少板级EMI对时钟做了特殊能量扩散处理。有SSC功能的时钟超出300ppm的抖动，但在600ppm内。
这样得出一个结论，我们使用了非同源的设计，EP端使用的pcie时钟IC的jitter超出了300ppm。看来不能稳定的link也是情理之中。这样看来就有另一种解决方法，把EP端PCIE侧的SSC功能关闭，去实践发现将SSC功能关闭后，可以正常稳定link。
我们使用的pcie时钟芯片支持SSC且配置打开，时钟ppm在300到600之间。又非同源，因此link不稳定。将此功能关闭，时钟在300ppm，因此可以稳定link。
